آزمايشگاه FPGA

سرپرست آزمایشگاه: دکتر محمدکاظمی

 کارشناس آزمایشگاه: مهندس میریان

هدف از این آزمایشگاه ، آشنایی با تراشه های FPGA و CPLD و زبان VHDL می‌باشد. در این آزمایشگاه دانشجویان با نرم افزار Xilinx ISE و شبیه‌ساز ModelSim آشنا شده، به مدت 16 هفته در جلساتی به مدت سه ساعت به مدلسازی رفتاری، جریان داده، ساختاری، و ماشین حالت میپردازند:

     آزمایش اول: آشنایی با نرم افزار Xilinx ISE (آشنایی با محیط شماتیکی نرم افزار)، نیم جمع کننده، تمام جمع کننده، جمع کننده 4 بیتی.

     آزمایش دوم: آشنایی با شبیه ساز ModelSim (پیاده سازی و عناصر پایه VHDL)، تبدیل باینری به گری، دیکدر 3×8، مالتی­پلکسر1×8.

     آزمایش سوم: مدلسازی رفتاری، نمایش روی 7Segment، پیاده سازی تایمر و کانتر، اندازه گیری دما.

     آزمایش چهارم: مدل سازی جریان داده، مالتی پلکسر 4 تایی، طراحی حافظه RAM و ROM و ذخیره و بازیابی اطلاعات.

     آزمایش پنجم: مدلسازی ساختاری، طراحی یک FA از یک HA، طراحی یک ALU با استفاده از. FA

     آزمایش ششم: مدل سازی رفتاری و ماشین حالت، نمایش روی LCD، استفاده از دیپ سوئیچ و صفحه کلید برای دریافت اطلاعات.

     آزمایش هفتم: آشنایی با ماشین حالت، سیستم تشخیص دهنده رشته بیت، کنترل کننده ترافیک.

     آزمایش هشتم: آشنایی با حلقه ها و زیربرنامه هـا (فانکشن و پروسیجر)، ضرب کننده 32 بیتی، نمایش یک عدد سه رقمی توسط رفرش کردن. 7Segment

 
تاریخ به روز رسانی:
1397/12/06
تعداد بازدید:
1675
دانشگاه اصفهان

آدرس: اصفهان، میدان آزادی، دانشگاه اصفهان،میدان خوارزمی، ابتدای بلوار سلامت، ساختمان صناعت

کدپستی: 8174673441

تلفن: 37933071 تلفکس: 36683071

Powered by DorsaPortal